DMI 頻寬翻倍帶來的影響
新的 Skylake 在本次最大的升級就屬 DMI 通道頻寬的提升,從沿用多代的 DMI 2.0 升級為 DMI 3.0,兩者間的差異提供了資料傳輸翻倍的成長。或許有些人還是不太明白 DMI 頻寬翻倍,對整個平台有什麼影響,以下將會針對 DMI 進行淺談。

DMI 是什麼呢?
全名為 Direct Media Interface 主要功能為連接處理器與晶片組之間的橋樑,扮演的角色在整個系統中佔有舉足輕重的地位,少了它,所有周邊元件都無法運作。因此 DMI 通道頻寬大小,左右了所有周邊元件的性能,NAND Flash 儲存媒體尚未流行前,頻寬不足問題或許還未成為瓶頸,不過隨著高速 NAND Flash 與 PCIe Based 主控問世,DMI 2.0 僅 4GB/s(上下行各 2GB/s)的頻寬儼然成為性能瓶頸的罪魁禍首。

新一代改進部分
新的 DMI 3.0 推出除了因應時代進步外,最主要是為了解決頻寬不足的問題,承襲原先 DMI 2.0 四通道的基礎,新版單一通道頻寬升級為 8.0Gb/s。四通道共計 32Gb/s,換算為一般 Gigabyte 單位約為單向 4GB/s 的傳輸量,對目前消費級高速 SSD 已有很大程度的緩解,不過對於不可遇見的 NAND Flash 未來,提升為 DMI 3.0 能否與如前輩一樣沿用多個世代仍是未知數。

Intel Skylake 登場,全面改朝換代

DMI 之於 QPI 點對點傳輸
看完 DMI 的改版後,很多人可能會認為為什麼不取消 DMI,改採用 Intel 多年前發表的 QPI 作為處理器與晶片組間的橋樑呢?

按照目前現況,我們目前看到的 QPI(QuickPath Interconnect)快速通道互連,大多只存在於 Xeon 產品線中,Core i 處理器已經不再使用這個通道許久。那麼兩者間的差別有多少呢?相較於 DMI 用於處理器對晶片組傳輸,QPI 主要用於處理器對處理器之間。兩者均採用點對點傳輸,不需透過第三方橋接晶片進行連結,與我們目前在雙核心顯示卡中常見採用 Avago(PLX Technology 於今年初被收購)旗下 PEX 8747 應用不同。在 QPI 與 DMI 架構中均內建 PHY,能夠提供低延遲與足夠的頻寬用於資料傳輸,這個應用目前也即將在 NVIDIA 下一代顯示晶片 Pascal 中實現。

了解 DMI 與 QPI 間有著同樣點對點傳輸架構後,接著我們來探討一下兩者間的應用差別。QPI 最初目的主要用於高速處理器間傳輸,在 Nehalem 架構中,QPI 除了用於多處理器傳輸之外,還連接著 X58 晶片組。很多人可能非常好奇,為什麼 X58 成為了唯一一款使用 QPI 連接的晶片組,是 Intel 為了宣傳 QPI,而刻意導入後又移除嗎?並不全然,X58 作為擁有北橋的最後一款晶片組,因應 36 條用於高速傳輸的 PCIe 2.0 通道,確實需要 QPI 高速通道的支援,將處理器、晶片組間的溝通延遲降至最低。仔細查看也可以發現在 X58 晶片組之下的 ICH10R 仍是透過 DMI 傳輸,提供諸如 SATA、USB、LAN 等低速介面的傳輸管道,整個平台透過這種分層架構進行。

到了後續晶片組,北橋整合至處理器內部,QPI 不再用於連結北橋晶片,因此逐漸式微。但並非完全消失,而是漸漸演化為目前 Intel 用於處理器內部核心與各功能間溝通所採用的 Ring On-die Interconnect,效用與 QPI 相仿。透過在 Haswell 架構中 4 條 Ring,連結 Core、LLC、SA 與 Graphics 等不同區塊間的資料高速傳輸。在 Skylake 上面仍然是沿用這種架構進行內部資料傳輸,QPI 則是回歸 Xeon 多路處理器平台中,執行它一開始的初衷,處理器間的資料傳輸。

至於 DMI 不直接由 QPI 取代的原因,Intel 並沒有說明,不過從兩者間所需的線路數量中可以發現一些端倪。QPI 用於資料傳輸的線路相當多,分別為接收、傳輸兩端各 20 條用於資料傳輸,1 條用於 Clock Signal,全以差動訊號傳送,故總計為 84 條實體線路。DMI 則要精簡許多,用於資料傳輸的數量僅 16 條加上 4 條 Clock Signal,相對頻寬也因此縮水不少,不過隨之而來的好處則是在線路上處理要求能夠降低許多。

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頻寬到底夠用否?
很多人可能會懷疑 DMI 升級為 3.0 採用 8GT/s 的傳輸通道,傳輸瓶頸仍舊存在,這部分我們先來比較一下 QPI 與 DMI 間的吞吐量差別。QPI 架構最後出現於家用平台中為 Gulftown 架構的 Core i7-990X Extreme Edition,對應的 QPI 吞吐量為 6.4GT/s(Server 中有 8GT/s 產品),頻寬為 25.6GB/s(6.4GT/s x 2Bytes x 2;雙向);DMI 3.0 則要簡單許多,僅 32Gb/s 頻寬約為 8GB/s(雙向 PCIe 3.0 x4)。乍看之下 DMI 3.0 單向僅 4GB/s 的頻寬在目前高速裝置橫行的世代中捉襟見肘,加上 Z170 晶片組提供了 26 條 HSIO(High Speed Input/Output),如此多條通道卻只能共享 4GB/s 頻寬,顯然會造成頻寬滿載的困境。但是不要忘了,PCH 本身就是 Hub 架構,一開始就非以滿足底下裝置完整頻寬為初衷。加上 Hub 架構下頻寬分配功能,底下裝置同時讀寫的狀況罕見,僅 4GB/s 單向的頻寬仍然足以應付目前還在發展中的 NAND Flash Storage。

至於為何 Intel 突然將 DMI 頻寬升級?主要有兩點考量,100 系列晶片組提昇為數不少的 USB 3.0、SATA 與支援更多 NAND Flash Storage 裝置,加上底下 PCIe 通道均從 2.0 升級為 3.0,因應底下裝置數量增加與頻寬提昇,將上行端口頻寬提昇實屬正常且明智之舉。

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